Moving Average Filter Verilog

Verilog adders (verilog optimization) Eu tinha assumido que Verilog colapsaria as constantes, mas eu me pergunto se isso é sempre truedallowed Se eu tiver algo como reg 7: 0 sig1, sig2, sig3 sempre sig3 1 2 3 sig1 sig2 4 Deve haver pelo menos 2 Aderentes. Verilog é necessário para produzir 3 agregadores. O código pode ser facilmente colapsado para sig3 6 sig1 sig2 4 Verilog avalia da esquerda para a direita, então isso se torna sig3 ((6 sig1) sig2) 4 Isso requer 3 aderentes. É legal para a Verilog compilar o código original para: sig3 10 sig1 sig2 Pensamentos Obrigado John Providenza A maioria das ferramentas de síntese aproveitará as propriedades associativas e comutativas das expressões para produzir uma implementação ótima. Se não o fizerem, não os uso muito tempo. Andy Em 29 de agosto, 07: 03 A0am, Andy ltjonesa. Comcast. netgt escreveu: gt A maioria das ferramentas de síntese aproveitará as propriedades comutativas associativas e gt das expressões para produzir uma implementação gt ideal. Se não o fizerem, não os uso muito tempo. Gt gt Andy Para sorrisos, criei um caso de teste muito simples e sintetizou-o usando o sintetizador Xilinx XST. Aqui está o código: teste do módulo (entrada clk, entrada 7: 0 a, b, saída reg 7: 0 z) reg 7: 0 a1, b1, z1 sempre (posedge clk) begin a1 lt3D a b1 lt3D b. Verilog-system verilog integration Estou fazendo um banco de teste aleatório de restrição de sistema verilog. Eu tenho um ambiente de teste em execução em Verilog. Agora, quando eu tento executar este banco de teste verilog no meu ambiente, vejo um monte de erro syntex de verilog, o que de outra forma não ocorre. Eu usei a opção - sverilog para VCS também. Alguém pode sugerir como misturar a compilação verilog e verilog do sistema para não encontrar esses problemas. Oi, meu palpite é que seu código Verilog usa palavras reservadas SV, como quotdopriorityquot, etc. Mostre-nos alguns erros para dizer de forma mais sólida. Se assim for, consulte: synopsyslinksvamar05.htmlBAC-vaampLinkVAHomeMar05Issue Basicamente, você precisa usar switches como: systemverilogext. sv etc. HTH Ajeetha, CVC noveldv gomsi escreveu: gt Estou fazendo um banco de teste aleatório de restrição de sistema verilog. Eu tenho um ambiente de teste gt e running em Verilog. Agora, quando eu tento executar este banco de teste do sistema gt verilog no meu ambiente, vejo um monte de erro sync de gt do verilog, o que, de outra forma, não ocorre. Eu usei o switch gt-sverilog para VCS também. Alguém pode sugerir como misturar a compilação verilog e verilog do sistema de modo a não encontrar tais problemas gt. Gomsi escreveu: gt Estou fazendo um banco de teste aleatório de restrição de verilog do sistema. Eu tenho um ambiente de teste gt e running em Verilog. Agora, quando eu tento executar este banco de teste do sistema gt verilog no meu ambiente, vejo um wh. Verilog plse me ajuda com isso. Eu tenho um código matlab que eu queria convertê-lo em vhdl ou verilog. Qualquer um tem alguma ideia sobre isso. Por favor, ajude-me com isso. Kiran. Verilog senhor. Eu estou fazendo um projeto no WCDMA para o meu B tech. i sou um estudante do ano final da B tech. Então, minha dúvida é que eu tenho um codificador de convolusão com registro de três bit. Qual o tipo de descodificador que eu posso usar para o codificador correspondente. Forneça uma solução e eu preciso baixar o codificador de convolução para FPGA. i não sei como me dê Uma solução smubarak. e Em 23 de fevereiro, 16h38, lovetoesm ltloveto. Gmailgt escreveu: gt senhor. Gt estou fazendo um projeto no WCDMA para o meu B tech. i sou um estudante de B tech final gt year std. Por favor, minha dúvida é que eu tenho um codificador de convolusão com registro gt de três bit. Qual o tipo de decodificador que eu posso usar para o codificador gt correspondente. Me dê uma solução gt e preciso baixar o codificador de convolução para FPGA. i não sei Como posso me dar uma solução, gt oi mubarak, você pode escolher um decodificador viterbi para seu codificador de convolução. Você pode implementar em verilog. Você pode baixar o codificador de convolução para FPGA, para que você possa selecionar algum usuário IO de FPGA para a porta correspondente em seu programa. Como redefinir, carregar, mudar como este. Se você não conhece o fluxo da ferramenta, então me informe que. Ajudá-lo para qualquer ferramenta. Então, baixe o programa para o FPGA. Se tiver alguma dúvida, qualquer outra coisa em vlsi plz nos informa mentorssignatrix. in signatrix. in. Conclusão automática para Verilog e System Verilog Oi, eu quero escrever um recurso de preenchimento automático para um IDE da Verilog e do SV, que inclui os seguintes recursos: 1. Conclusão do Word. 2. Conclusão do membro. 3. Conclusão dos parâmetros Eu procuro todo o material que posso encontrar que pode me ajudar a obter idéias sobre como implementar esse recurso. Você tem algum link de sugestões para me apontar para fontes abertas sobre este assunto. Obrigado, Orly Oi, criei um arquivo de modo emacs para SV que faria essas coisas bastante bem. O maior problema que eu enfrento é a indentação. Honestamente, eu não sou um especialista do LISP, antes hackeado algum modo VERAJEDAPSL antigo para trabalhar para o SV. Eu posso enviá-lo para você (ou fazer o upload para noveldv, mas isso levaria alguns dias) se me enviar um e-mail para o gmail ajeetha Aviso: É um arquivo de modo não bem escrito, pelo menos um usuário didn39t gosta tanto, então não é alto Expectativas, por favor. Eu gosto simplesmente da conclusão de quotword e nada mais. Eu não passei tempo suficiente para atualizar, enquanto eu estou ocupado com outras coisas. BTW - qual IDE você está visando Regards Ajeetha noveldv. Como fazer o Verilog netlist sem uma licença da Verilog Estou trabalhando em um chip de sinal misto e eu gostaria de criar um netlist da Verilog de alguns dos meus blocos para o cara digital no projeto. Eu estou usando DFII e eu não tenho uma licença NC Verilog, eu preciso apenas criar uma netlist, tentei Tools-gtSimulation-gtNCVerilog do esquema e File-gtexport da icfb sem sorte. Se eu não posso fazer uma netlist diretamente, alguém tem um conversor spectreToVerilog ((ou CDLToVerilog) que podem me apontar. Uma busca rápida deste site não aumentou nada. Obrigado antecipadamente DAvid Reynolds On 21 Jun 2006 05:53:59 -0700, quotDReynoldsquot ltspurwinktechgmailgt escreveu: gt Estou trabalhando em um chip de sinal misto e eu gostaria de criar um gtVerilog netlist de alguns dos meus blocos para o cara digital no gtproject. Estou usando o DFII e não tenho uma licença NC Verilog , Eu gtneed apenas para criar um netlist Eu tentei Tools-gtSimulation-gtNCVerilog gtfrom o esquema e File-gtexport da icfb sem sorte. Gt gtIf eu posso fazer uma netlist diretamente, alguém tem um spectreToVerilog gt ((ou CDLToVerilog) Conversor eles podem me apontar para uma pesquisa rápida do site gtthis não surgiu nada. Gt gtthanks antecipadamente gt gtDAvid Reynolds Você não precisa de uma licença Verilog ou licença NC Verilog para netlist. No entanto, você precisa de uma licença quot21400quot (quot Virtuoso ( R) Esquema E Ditor Verilog (R) Interfacequot). Em outras palavras, você não precisa de um simulador lic. Verilog-a Há algum verilog - um grupo de notícias específico Obrigado Keith. Verilog-A Oi o que é Verilog-A é algo relacionado ao análogo, há ferramentas do suporte de cadência que o Agradecimentos Verilog-A é uma linguagem analógica de modelagem comportamental. Veja accellera e verilog-ams Você também pode querer olhar para o novo livro. O Guia do Designer para Verilog-AMSquot de Ken Kundert e Olaf Zinke (Kluwer Academic Publishers). É suportado em Cadence em espectro (o primeiro simulador para suportar Verilog-A), e também no simulador AMS Designer. Saudações, Andrew. Em sex, 6 de agosto de 2004 10:33:51 -0700, quatCarsonquot ltcarsoni. Design da calculadora em verilog Olá tudo, eu preciso projetar uma calculadora em verilog para 4 operações:, -,,. É uma calculadora de 8 bits. Eu projetei todos os quatro módulos operacionais e eles estão funcionando bem. A calculadora também opera em 2 operandos. Agora, o que não consigo descobrir é se eu pressionar o teclado (isso vai ser uma fpga com o teclado conectado) diga 12. 3. Quero dizer, eu espero uma resposta 3 a primeira vez que eu digo e depois a mesma coisa Precisa ser considerado como um dos operandos no próximo cálculo para que a resposta final seja 6. Alguém pode me dar uma idéia de como descobrir isso em verilog. Estou bastante confuso. Saudações. Sunita sunitajaingmail (Sunita Jain) escreveu na mensagem de notícias: lt9bfc40d7.0411070448.603c7047posting. googlegt. Gt Olá a todos, gt preciso projetar uma calculadora em verilog para 4 operações:, -,,. Gt É uma calculadora de 8 bits. Gt Eu projetei todos os quatro módulos operacionais e eles estão funcionando bem. A calculadora também opera em 2 operandos. Agora, o que eu não sou capaz de descobrir é se eu pressionar o teclado (isso vai ser um fpga com o teclado conectado) diga 12. 3. gt Quero dizer, eu espero uma resposta 3 pela primeira vez que eu digo e então A mesma coisa gt precisa ser considerada como um dos operandos no próximo cálculo gt, de modo que a resposta final seja 6. Alguém pode me dar uma idéia geral sobre como descobrir isso em verilog. Estou bastante confuso. Determinação do tipo de arquivo (verilog, VHDL ou Verilog do sistema) Tenho uma lista de arquivos HDL. Como faço para descobrir o tipo de cada arquivo (Verilog, System Verilog ou VHDL). Seria ótimo se algum utilitário simples no CC já estiver lá. Eu não preciso saber os sabores do verilog como 95, 2000, etc., mas não consideraria a informação extra se lá. Em 2007-12-11, verylog ltsachin. goyal. newgmailgt escreveu: gt Eu tenho uma lista de arquivos HDL. Gt Como faço para descobrir o tipo de cada arquivo (Verilog, System Verilog ou gt VHDL). Gt Seria ótimo se algum utilitário simples no CC já estiver lá. Não preciso saber os sabores de verilog como 95, 2000, etc., mas gt não se importaria com a informação extra se lá. Pessoalmente, eu apenas olhava para a extensão do arquivo, se alguém não nomeia os arquivos adequadamente, ele ou ela deveria esperar problemas :) Outra possibilidade: tente compilar com o seu simulador RTL atual e veja se ele compila limpa usando Verilog, SystemVerilog ou Modo VHDL. Mas se, por algum motivo, isso não é prático, será bastante difícil distinguir entre arquivos SystemVerilog e Verilog, uma vez que um arquivo pode ser tanto Verilog legal quanto SystemVerilog ao mesmo tempo. Na verdade, um arquivo vazio é um arquivo legal Verilog e SystemVerilog se eu ler o BNF corretamente. Dispuger entre um arquivo VHDL e um arquivo não VHDL provavelmente é mais fácil se isso for suficiente. Eu não olhei demais para isso, mas acredito que é apenas uma questão de remover todos os comentários do tipo VHDL e procurar o abeto. Problema com verilog-in quando usar a mudança aritmética no vil verilog. Olá a todos, quando eu uso verilog-in no ic5141, parece um erro de sytanx quotgtgtgt errorquot. Meu código verilog tem mudança de aritmética, e é a nova característica do verilog-2001. E eu faço uma operação verilog-in no RTL de comportamento, minha pergunta é: como corrigir esse erro e ainda: ic5141 verilog-in function admite verilog2001 verison39s arithemetic shift operation ou quotgtgtgtquot e quotltltquot. obrigado. Em 8 13. 1 09. ponderboy ltcqu. Yahoo. cngt escreveu: alguém poderia me ajudar por favor. Ele. Sistema verilog ques. Existe um grupo de notícias separado para o verilog rand do sistema bit 7: 0 byte0 rand bit 7: 0 byte1 A seguinte restrição funciona: restrição xyz (byte0 gt39h61 ampamp byte0 lt39h7a) - gt byte1 dentro Mas eu quero modificá-lo para algo nesse sentido: Restrição xyz else byte1 dentro É possível ter um nome de módulo verilog parametrizado em verilog ou systemverilog Oi, estou tentando criar o módulo verilog que pode suportar instância parametrizada. Eu entendo que a largura do sinal e outras coisas assim podem ser definidas. Mas podemos também parametrizar o nome da instância do módulo No código a seguir, eu tenho curiosidade se houver alguma maneira SomeDynamicInstanceName pode ser parametrizada também. Eu posso tentar usar o verilog do sistema se isso puder hel p aqui20 Meu objetivo é ser capaz de reutilizar o veronog gmon Módulo (módulo verilog genérico) para vários tipos de sinais. Mas por um motivo, eu preciso mudar o nome de SomeDynamicInstanceName. Tenho controle o. Simulação Verilog de netlist colocada usando verilog XL Oi, eu quero simular o netlist verilog de design colocado e roteado obtido do Cadence SoC Encounter. Eu tenho o arquivo sdf do SoC Encounter. Estou usando Verilog XL. Eu usei o comando sdfannotate no meu banco de testes da seguinte forma inicial inicial sdfannotate (quot. design. sdfquot, instancename.) Fim É este o caminho certo para fazê-lo Agradeço antecipadamente. Atenciosamente, Ajay. Para ajudar-verilog design de uma calculadora Olá, eu sou um novo aluno especializado em LSI. Agora eu tenho que projetar uma calculadora usando verilog. É a lição de casa de um curso. Eu procuro algum código de referência sobre isso, pois tenho pouca experiência para programar no Verilog. Eu seria muito apreciado com sua ajuda. BTW, as funções que tenho de realizar incluem adicionar, subtrair, multiplicar, divisão, N. C, Shift, MC, MS, MR, M, M-. Obrigado. Davidbarby ltdanyangqusuou. waseda. jpgt escreveu na mensagem de notícias: 6eb3db6ca7f5485d9d696440776471c6localhost. talkaboutprogramming. Gt Oi, gt gt Eu sou um novo estudante especializado em LSI. Agora eu tenho que projetar uma calculadora gt usando verilog. É a lição de casa de um curso. Gt Estou à procura de algum código de referência sobre isso, pois tenho muita experiência gt para programar no Verilog. Eu seria muito apreciado com sua ajuda gt. Gt BTW, as funções que eu tenho que perceber incluem Add, Subtract, Multiply, gt Division, N. C, Shift, MC, MS, MR, M, M-. Gt gt obrigado. Por que não nos diz como você pensa que deve ser abordado, eu não estou sendo estranho, na verdade, eu não saberia por onde começar sem pensar nisso - talvez, se você fizesse exatamente isso e depois publicou o que você pensa, pode começar Uma discussão interessante :) muito obrigado pela sua resposta, mas acho que não entendo seu significado. Francamente, não tenho experiência sobre isso e estou procurando por ajuda. Você poderia me avisar de algo que eu preciso de algum. Convertendo Verilog Test Env. Para System Verilog amp Open Vera Oi tudo, estou trabalhando em uma Tarefa de Conversão de BFMs Velhos e Ambiente de Teste criado em Verilog para o System verilog e Open Vera. Isso inclui a conversão de bancos de teste e BFMs Gerando sinopses e classes definidas pelo usuário e fazendo um invólucro de alto nível do sistema verilog para ser usado com Vera. Por favor, ajude-me com diretrizes, documentos e dicas relacionadas a esta tarefa. Agradecimentos em Advance Kedar Oi, Kedar - Você pode ou não saber disso, mas para outros leitores que monitoram este tópico, deixe-me indicar o que já é de conhecimento comum: SystemVerilog é totalmente Compatível com o Verilog-2001 e geralmente não faz sentido gastar tempo convertendo as bancas de teste anteriores do BFM Verilog-2001 para o novo sistema de teste do VMM baseado em classe Synopsys. Para novos testes, uma abordagem como essa realmente faz sentido. Você primeiro precisa entender a sintaxe SystemVerilog e, então, pode seguir este curso de ação, lendo o livro de Janick Bergeron e outros, Manual de Metodologia de Verificação para SystemVerilog, publicado pela Springer (novo livro). Você pode contratar alguns consultores SystemVerilog para ajudá-lo a fazer o trabalho (eu não faço isso sozinho). Você também pode querer considerar SystemVerilog for Verification training para começar com isso (eu faço isso :-) Regards - Cliff Cummings Verilog amp SystemVerilog Guru sunburst-design gt Você pode contratar alguns consultores SystemVerilog para ajudá-lo a fazer o trabalho gt (I Não faça isso, m. Onde posso obter ou comprar o arquivo modelo BSIM3v3 em Verilog-a ou Verilog-ams I39m tentando usar o specter verilog-a para construir meu próprio modelo de degradação. Bigbag escreveu: gt I39m tentando usar o specter verilog-a para Construa meu próprio modelo de degradação, você poderia tentar obter isso no tiburon tiburon-da ou entrar em contato com berkeley diretamente. Onde posso obter ou comprar o arquivo modelo BSIM3v3 em Verilog-a ou Verilog-ams 2 I39m tentando implementar meu próprio modelo de degradação em cadência Você pode encontrar um modelo de Veriloga de nível 1 nas suas ferramentas de instalação da Cadence. lnx86dfIIsamplesartistahdlLibmoslevel1verilogaverilog. va --- Erik zcuimail. ucf. edu (bigbag) escreveu nas notícias da mensagem: ltf8f9930c.040 1151449.27f4e7c4posting. googlegt. Gt I39m tentando implementar o meu próprio modelo de degradação no espectro de cadência gt usando o verilog. Quem pode me ajudar Muito obrigado. Veja o seguinte também: tools. lnx86dfIIsamplesartistahdlLibmostftverilogave. O filtro FIR I-Q usando o verilogverilog-a não fornece saída em um canal. Criei um demodulador I-Q usando blocos verilog-a. Na sua saída, os caminhos I e Q atravessam um filtro FIR idêntico. A saída do caminho I parece com o que espero, mas o caminho Q é basicamente zero - tem um ganho menor de 250 dB do que o caminho I. Eu tentei um monte de coisas: eu recriei o símbolo do filtro e o código verilog do zero no gerenciador da biblioteca. Eu exclui todo o código AHDL compilado pertencente aos filtros e forcei-o a compilar novamente Eu criei uma segunda versão do filtro do princípio. Recebo o mesmo resultado, não importa o que. Se eu ligar o I-channel até o. Fazendo cálculos 39slow39 em verilog Se você usa uma atribuição contínua ou não bloqueadora no Verilog e a expressão da mão direita é algo que em um dispositivo real leva tempo para se tornar válido depois que as entradas se tornam válidas, como você assegura que a saída é válida quando você Quer usá-lo, por exemplo: entrada 1000: 0 megaparidade atribuir meomorfismo sempre (posedge clk) megaparidade válida nesta clk salvar parte lt foo quando isso é válido E se a cadeia xor em cascata é tão lenta mais do que um período de clk Mais de 20 Se você acha que é mais lento do que é (esperando algum número fixo de relógios). Configuração para um modo misto VHDL-verilog lang Oi tudo O meu problema é I39d gostaria de escolher um arquivo VHDL instanciado dentro verilog via configuração VHDL Para summerize: Eu tenho uma hierarquia: quottop: vhdl - verilog - Verlog - vhdl: bottomquot Como escrever um Configuração de vhdl para selecionar o arquivo para a instanciação inferior que Rakesh YC tenta. Calcular a média Como obter a média de mais campos. Qual sinal para colocar entre os campos Por exemplo: média (age1ampage2) O amplificador de sinais não está correto. Qual sinal é. Laura. QuaLaura Eekelsquot ltlaura. eekelsxx. yygt escreveu nas notícias da mensagem: 3fce13ec0214e4fe514cnews. xs4all. nl. Gt Como obter a média de mais campos. Gt Que sinal colocar entre os campos gt Por exemplo: média (age1ampage2) gt O amplificador de sinal não está correto. Qual sinal é. Gt Laura Laura. Média (Field1 Field2 Field2) - Bradley Software Developer hrsystems. au A Christian Response pastornet. net. auresponse Obrigado pela resposta, mas tentei isso já. E não funciona. O campo field1 field28 (field1field2) fornece o resultado 78 e não a média. Você tem outras sugestões Laura quotBradleyquot ltbradleyREMOVETHIScomcen. augt schreef in bericht news: jtszb.38208aT.14986news-server. bigpond. net. au. Gt quotLaura Eekelsquot ltlaura. eekelsxx. yygt escreveu na mensagem gt news: 3fce13ec0214e4fe514cnews. xs4all. nl. Gt gt Como obter a média de mais campos. Gt gt Que sinal colocar entre os campos gt gt Por exemplo: média (age1ampage2) gt gt O amplificador de sinal não está correto. Qual sinal é. Gt gt gt gt Laura. Gt gt Avg (Field1 Field2 Field2) gt gt - gt Bradley gt Software Developer hrs. Ver Tudo Tudo, Alguém pode me dar um pouco sobre o código a seguir. Reg A reg B wire en atribuir C en ampamp (A B) (1) lógica e atribuir D en amp (A B) (2) bitwise AND qual é melhor. (1 ou 2). Obrigado por qualquer sugestão Essen escreveu: gt Oi tudo, gt gt Alguém pode me dar um pouco sobre o código a seguir. Gt gt reg A gt reg B gt wire en gt gt atribuir C en ampamp (A B) (1) lógica AND gt atribuir D en amp (A B) (2) bitwise AND gt gt qual é melhor. (1 ou 2). Gt gt Obrigado por qualquer sugestão Olá, neste caso, ambos estão corretos. Porque A, B e en são considerados booleanos. Um pouco. Se você for com vários operandos de bits, então você encontrará uma diferença. Obrigado e considera karthikeyan TooMuch Semiconductor Solutions, Bangalore. Cordas em Verilog Oi, eu estava tendo um problema com strings em Verilog. Eu tenho uma máquina de estado JTAG e um testbench executá-lo. Estou me movendo através de diferentes estados JTAG que são referenciados por 4bit binário como TlR 439b0000 RTI 439b0001. No meu rtl eu tinha algo parecido, reg4: 0 presstate define TLR 439b0000 define RTI 439b0001. Reg4: 0 pressionar reg4: 0 nextstate sempre (posedge tclk). Quando eu simular e ver as ondas na janela da forma de onda, é realmente difícil decodificar os estados ao olhar para os números, então eu estava pensando se eu posso usar personagens para representar diferentes estados JTAG. Eu tinha algo assim, reg 38: 0 presstate Mas eu encontrei valores ascii de diferentes estados representados na forma de onda. Vocês conhecem o motivo. Então, como posso representar strings em lugar de números, eu sei que posso usar a exibição, mas eu quero que minhas strings apareçam dentro das minhas formas de onda. Obrigado Rik rik escreveu: gt gt Mas eu encontrei valores ascii de estados diferentes representados na forma de onda gt. Vocês conhecem o motivo. Porque é assim que as cordas são representadas em Verilog (e linguagens de programação em geral). Gt Eu sei que posso usar a exibição, mas eu quero que minhas cordas apareçam dentro das minhas formas de onda gt. Este não é um problema com a Verilog. Este é um problema com seu visualizador de formas de onda. Se tiver a capacidade de exibir o. Não é certo da solução correta, porém, uma vez que a soma da média de cada amostra apresentaria uma quantidade razoável de erro de arredondamento. Hmm. Eu me pergunto se separar a parte fracionária de toda a parte ajudaria. Divida toda a parte de cada número pela contagem. Mantenha três somas correntes: 1) A média das partes inteiras, 2) O restante de cada divisão, e 3) A parte fracionada de cada número. Cada vez que a parte inteira de um número é dividida, todo o resultado da peça é adicionado à soma de execução média e o restante é adicionado ao restante da soma em execução. Quando a soma de execução restante obtém um valor maior ou igual à contagem, é dividido pela contagem com o resultado da parte inteira adicionado à soma de execução média e o restante adicionado à soma de execução restante. Além disso, em cada cálculo, a parte fracionada é adicionada à soma de rotura fracionada. Quando a média é concluída, a soma de execução restante é dividida pela contagem e o resultado é adicionado à soma de execução média como um número flutuante. Por exemplo: agora o que fazer com a soma de fluxo fracionada. O perigo de transbordar é muito menos provável aqui, embora ainda seja possível, de modo que uma maneira de lidar com isso seria dividir a soma de execução fracionada pela contagem no final e adicioná-la ao nosso resultado: uma alternativa seria verificar a operação fracionada Soma em cada cálculo para ver se é maior ou igual a contar. Quando isso acontece, faça o mesmo que fazemos com o restante da soma corrente. Excelente Jomit Vaghela 6-Mar-07 21:00 Eu gostei do que você disse que pequenos empregos rapidamente se transformam em grandes empregos. Pensar na otimização enquanto a codificação é uma boa prática. Grande esforço e explicação, Obrigado Mike DiRenzo 5-Mar-07 16:26 Esta é a primeira vez que respondi a um de seus artigos. No entanto, sou um leitor muito ávido. Enquanto na faculdade, eu também tinha que calcular as médias móveis ponderadas e as simples. Heck, eu mesmo tive que criar alguns dos meus próprios algoritmos de média móvel em uma implementação de ERP personalizada há algum tempo, com base em algumas das mesmas fórmulas que aprendi nas Operações 101. Mas esta implementação, usando o Generics, supera em muito qualquer coisa em termos de otimização, Simplicidade e fraqueza direta. Muito obrigado por isso. Um dos seus muitos fãs, Em silêncio e silêncio, a verdade é esclarecida. Ewma gobgob 5-Mar-07 5:30 Se você tentar calcular uma média móvel simples, você deve manter uma coleção, o que é bastante complexo para uma tarefa tão simples. Como sobre o uso de uma ewma Suas 2 linhas de código, muito mais simples. Re: ewma Marc Clifton 5-Mar-07 5:47 Como sobre usar uma ewma idéia interessante. Para os leitores que não sabem o que é uma ewma, é uma média móvel ponderada exponencial. As pessoas são apenas notoriamente impossíveis. --DavidCrow Theres NÃO há desculpa para não comentar seu código. - John Simmons programador fora da lei Pessoas que dizem que vão refatorar seu código mais tarde para torná-lo bom não entender a refatoração, nem a arte e a arte da programação. - Josh Smith Re: ewma pwasser 5-Mar-07 13:21 Uma estimativa da média móvel se o tamanho do bin para a média móvel n for n pode ser obtido por: NewAverage ((((n-1) OldAverage) newValue) n This Funciona uma vez que o compartimento está cheio (número de exemplo n). O compartimento parcialmente cheio é frequentemente tratado usando um valor de semente para a média móvel inicial (OldAverage) e depois usando esse cálculo. Isso assume a distribuição normal de valores etc. Você esteve ocupado Colin Angus Mackay 4-Mar-07 12:37 Publicando dois artigos nesta noite. Bom trabalho, eu não sei como você faz isso. Eu tenho cerca de 4 ou 5 artigos a meio terminar e eu nunca parece encontrar o tempo para completá-los. Bem. Talvez se eu fiquei fora do salão, eu o gerenciei. Re: Você esteve ocupado Marc Clifton 4-Mar-07 14:25 Colin Angus Mackay escreveu: publicando dois artigos nesta noite. Ótimo trabalho Obrigado Eu estava realmente escrevendo o artigo sobre a média de corrida e percebi que a lista circular seria realmente um artigo autêntico muito bom. Além disso, eles são artigos leves. Posso arrancá-los muito rápido. É difícil pensar em coisas úteis, mas simples. Acontece que eu precisava dessas duas classes de qualquer maneira. As pessoas são apenas notoriamente impossíveis. --DavidCrow Theres NÃO há desculpa para não comentar seu código. - John Simmons programador fora da lei Pessoas que dizem que vão refatorar seu código mais tarde para torná-lo bom não entender a refatoração, nem a arte e a arte da programação. - Josh Smith Re: Você esteve ocupado JeffPClark 8-Mar-07 1:07 Pelo que eu li de Marc, ele provavelmente tem um programa que pode examinar um pedaço de código e explicar os detalhes intrincados e depois publicá-lo diretamente no Projeto de Código . Jeff Clark Systems Architect JP Clark, INC. Columbus, Ohio Última Visita: 31-Dec-99 19:00 Última Atualização: 28-Jan-17 20:36 Geral Notícias Sugestão Pergunta Bug Answer Joke Praise Rant Admin Use CtrlLeftRight para mudar mensagens, CtrlUpDown para alternar threads, CtrlShiftLeftRight para mudar páginas. Sim, eu já tenho os coeficientes de filtro. É fácil de gerar se você tem a faixa de parada e as especificações da banda passando com você. Mais uma pergunta você tem alguma idéia de como posso implementar filtros FIR em cascata. Como suponho que eu tenha a entrada x (n) e eu quero uma saída y (n), então minha função de transferência geral seria um bloco de 3 pequenos blocos de filtro FIR ou seja (H (z) Y (z) X (z) A ( Z)). Meu verdadeiro problema seria como mesclar todos esses três filtros juntos em cascata para obter a saída y (n). Dê-me apenas uma idéia aproximada ou pseudo-código ou se você tiver o código, colete-o gentilmente. Ndash D X Feb 21 13 às 9:11 Suas opções são basicamente (1) projetar um único filtro para a função de transferência geral, ou (2) chamar a função de convolução repetidamente, uma vez por cada filtro na cascata. Tanto quanto eu lembro, (1) acaba por ser uma convolução também (para cada par de filtros combinados), mas eu tenho que voltar aos meus livros didáticos para ter certeza. Ndash Steve314 Feb 21 13 at 9:17 Para combinar vários filtros: Comece com um impulso unitário (um sinal com um 1 na primeira posição e 0 em qualquer outro lugar). Aplique o primeiro filtro. Aplique o segundo filtro. Continue até que todos os filtros sejam aplicados. O resultado mostra como os filtros combinados convolvem o impulso da unidade (desde que a matriz seja suficientemente longa para não perder dados), então os valores nele são os coeficientes para um filtro que é a composição dos outros filtros. Aqui está o código de exemplo: